當三星在 Hot Chips 2026 舞台上公布那組數據時，台下響起一陣低沉的騷動。單一 DRAM 模組最多省下 100W 功耗、頻寬增加 230%、能源效率提升 70%——這不是規格表的數字遊戲，而是宣告記憶體與處理器之間的「物理藩籬」，即將被徹底剷除。
從標準 HBM 到客製化 HBM，再到直接把記憶體堆疊在運算晶片上面的 zHBM，三星這條技術路徑走得比外界想像的更激進。說白了，這場戰爭的本質從來不是誰的堆疊層數多，而是誰能先讓記憶體「貼著」處理器運算，把傳輸路徑縮短到極致。
表象：三階段演進，從省面積到直接疊上去
三星 DRAM 設計團隊成員 Sangwook Han 在會上揭露的藍圖，清楚將 HBM 演進切成三個階段。第一階段是「客製化 HBM」，把原本放在 xPU（包含 CPU、GPU、NPU 等 AI 運算晶片）裡面的部分功能，搬到 HBM 底層的 Base Die 裡面。為什麼要這樣做？因為 Base Die 本身就是邏輯晶片，不用白不用。省下來的晶片面積，可以拿去塞更多運算單元，直接拉高算力。
到了第二階段，三星把腦筋動到 Base Die 的閒置空間上。隨著 AI 大模型上下文視窗急劇擴大，KV 快取需求容量暴增，在 Base Die 裡面整合記憶體擴充控制器與 PHY，等於是在既有的結構裡「偷」出更多容量，不用動到 Core Die 的堆疊層數就能擴充。
第三階段才是重頭戲——zHBM。這不是改良，是翻盤。傳統 HBM 走 2.5D 封裝，靠中介層（Interposer）連接記憶體與處理器；zHBM 直接把 HBM 垂直堆疊在 XPU 上方，等於記憶體「坐在」處理器上面。三星這次展示的方案，是在單一 XPU 上方配置 4 組 zHBM 堆疊。
從產業面來看，三星這條路跟 SK 海力士的方向不謀而合，兩家都在追 3D 堆疊架構。但三星的 zHBM 多了一個「分散式 I/O」的架構設計，縮短 HBM 堆疊內部的資料傳輸距離，同時把 SerDes 移除以避免不必要的功耗累積。說穿了，誰能先把記憶體跟處理器之間的「傳輸接口」消滅，誰就是下一代 AI 記憶體的話語權擁有者——三星顯然在賭這一局。
真相：封裝技術才是真正的戰場
數字很漂亮，但魔鬼在封裝裡。要實現 zHBM，三星正在開發 WoW（晶圓對晶圓）與 HCB（混合立方鍵合）等先進封裝技術。這話什麼意思？就是你不再只是把晶片「擺在一起」，而是要把它們「黏成一體」。
WoW 直接將兩片晶圓對接，不經過傳統封裝製程，I/O 密度可以拉到極致。HCB 則是混合鍵合技術的進化版，讓不同功能的晶片能以超高密度垂直互連。這兩項技術都不是「改良」等級，是製程架構的全面翻新。
三星這次也回應了一個業界高度關注的痛點：散熱。從 HBM4 走向 HBM5 的過程中，局部熱點（Thermal Hotspots）問題越來越棘手。三星提出的 HPB 技術（熱傳導路徑區塊），號稱能將峰值溫度降低超過 35%，並涵蓋 50% 的 PHY 區域。這個數字很關鍵——因為散熱解決不了，zHBM 再漂亮也只是紙上談兵。
各方角力：三星、海力士、台積電的三方賽局
三星這次的技術藍圖，等於直接對著 SK 海力士開戰。海力士先前也揭露了下一代 HBM 技術，同樣朝 3D 封裝結構推進，而且 TSV 數量翻倍。兩家韓國廠商在 HBM 規格上的較勁，已經從「誰先量產」升級到「誰先改變封裝架構」。
但真正的變數在台積電。先進封裝的關鍵技術掌握在少數幾家廠商手裡，而 zHBM 這種 3D 整合方案，最終必須跟 xPU 的製程綁在一起。三星雖然有自己的晶圓代工產能，但在 AI 加速器領域，台積電的 CoWoS 封裝仍是主流。zHBM 要落地，不只是三星自己的事，還牽動整個 AI 晶片供應鏈的生態重組。
Sangwook Han 在會上說了一句話值得注意：「zHBM 採用分散式 I/O 架構，為超低功耗系統提供更高能源效率。」這句話的弦外之音是：三星不是在跟海力士比規格，而是在跟整個封裝產業的慣性對抗。2.5D 封裝已經養出了一整套生態系，要轉向 3D 堆疊，客戶的設計流程、測試方法、散熱方案全部要重來——這條路絕對不是技術到位就能順暢。
深層影響：AI 基礎建設的重新想像
如果 zHBM 真的量產，改變的不會只有記憶體產業。一個 DRAM 模組省下 100W 功耗，代表 AI 伺服器的電力配置、散熱設計、機櫃密度全部可以重新計算。以目前大型資料中心動輒數千顆 GPU 的規模來看，單一 GPU 節省 100W 乘上數千顆，那是數百千瓦的差距——直接影響營運成本，也影響每瓦算力的競爭指標。
三星也展示了具體的效益試算：在單一 XPU 上方配置 4 組 zHBM 堆疊的架構下，XPU（以 GPU 為例）能額外獲得 8.3% 的功耗空間。這 8.3% 不是帳面上的小數點，是工程師在設計下一世代 AI 加速器時，能拿去衝時脈或塞更多電晶體的「呼吸空間」。
換個角度想，zHBM 的終極目標是把「記憶體」和「運算」之間的界線抹掉。傳統架構下，資料從 HBM 搬到 xPU 要經過 PHY、經過中介層、經過電路板走線，每一站都在消耗功耗和時間。zHBM 的 3D 整合讓這些中間環節全部消失。這不是 HBM5 或 HBM6 的規格迭代，是記憶體架構的範式轉移。問題只剩一個：三星的封裝技術，趕不趕得上 AI 客戶的量產時程？
未解之問：zHBM 是真命題，還是技術展演？
三星這次在 Hot Chips 2026 的揭露，技術細節給得比往年具體得多。從 HPB 散熱方案到 WoW 封裝技術，再到分散式 I/O 架構，每一個環節都點出了具體的解決路徑。但技術發表跟量產落地之間，還隔著良率、成本、客戶驗證三道關卡。
一個最實際的問題：zHBM 的生產成本，能壓到跟現有 HBM 產品線接近的區間嗎？如果 3D 堆疊的封裝成本無法有效下降，那 zHBM 只能停留在頂級 AI 晶片的小眾市場，無法複製 HBM 從高階運算滲透到邊緣裝置的路徑。
另一個更深層的提問是：當記憶體與處理器之間的傳輸接口消失，整個 AI 系統的設計邏輯也會跟著改寫。未來的 AI 加速器可能不再是「一顆晶片旁邊擺幾顆 HBM」，而是「一顆 SoC 上面長了幾層 DRAM」。這種架構的轉變，對軟體堆疊、編譯器、記憶體管理機制都會產生連鎖反應——這些問題，三星還沒有給出答案。
無論如何，zHBM 這個名字已經被三星正式端上檯面。接下來要觀察的是：這項技術會在什麼時間點從藍圖變成晶圓，以及，當它真正問世時，市場還願不願意接受 2.5D 封裝以外的另一個選擇。
這篇文章對你理解 HBM 的未來走向有幫助嗎？如果你正在評估 AI 基礎建設的技術路線，或是關注半導體供應鏈的長期趨勢，zHBM 的發展絕對值得你持續追蹤。畢竟，記憶體跟運算之間的距離，決定了 AI 算力的天花板——而這塊天花板，正在被三星重新定義。
本文改寫整理自公開新聞來源，原始報導由科技新報發布。
常見問題 FAQ
zHBM 跟現有的 HBM 有什麼不同？
zHBM 最大的差異在於 3D 堆疊架構。現有 HBM 透過 2.5D 封裝與中介層連接處理器，zHBM 則直接將記憶體垂直堆疊在運算晶片上方，省去中介層，大幅縮短資料傳輸路徑，同時降低功耗與提升頻寬。
三星 zHBM 什麼時候會量產？
三星在 Hot Chips 2026 發表的技術藍圖尚未公布具體量產時程。從技術開發階段來看，zHBM 涉及的 WoW 與 HCB 先進封裝技術仍需時間驗證良率與成本，量產時間將取決於封裝技術的成熟進度與客戶導入意願。
zHBM 能省下多少功耗？
根據三星公布的數據，zHBM 相較於標準 HBM4E 堆疊，每個 DRAM 模組最多可節省 100W 功耗，能源效率提升 70%，並能讓 GPU 額外獲得 8.3% 的功耗空間。這些節省的功耗主要來自 I/O 功耗下降與 SerDes 架構的移除。
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