當我們習慣了科技產品「越新越大、越強越好」的定律，AI晶片似乎也正往這個方向狂奔。然而，一個看似反直覺的現象卻悄然發生：原本被視為台積電先進封裝必然趨勢的CoPoS技術，其推進腳步竟然放慢了。這是技術瓶頸？還是市場策略轉向？這背後，藏著AI晶片設計思維的重大轉變，甚至可能重新定義未來十年的競爭格局。
現象觀察：CoPoS為何踩煞車，CoWoS卻追加訂單？
最近，騰旭投資投資長程正樺在《下班國際線》節目中揭露，台積電的CoWoS封裝技術近期反而出現了追加需求，而其中一個關鍵原因，正是CoPoS時程的延後。這聽起來很矛盾，不是嗎？當AI晶片對算力的需求持續爆炸性成長，理應追求更大、更先進的封裝技術，但為何CoPoS這條「康莊大道」卻突然轉彎了？
程正樺指出，這並非CoPoS技術本身出了問題，而是產業鏈，特別是晶片設計巨頭，正在重新思考一個核心問題：「封裝是不是非得一直做大？」這個問號，點破了過去線性成長思維的盲區，也預示著一場新的技術競賽已然展開。
可帶走的知識點：AI晶片封裝策略並非單純「越大越好」，市場需求與技術可行性之間存在動態平衡。
原因剖析：伺服器空間限制與「晶片沒必要這麼大」的現實
要理解CoPoS延後的原因，得先從CoWoS與CoPoS的差異說起。兩者概念相近，主要差別在於載體形式：CoWoS沿用圓形晶圓製程，而CoPoS則希望轉向更接近方形面板的載體。方形載體的好處顯而易見，當封裝面積擴大到8個reticle甚至更高時，圓形晶圓邊角的空間浪費會更多。程正樺舉例，同樣一次製程，圓形載體可能只能配置約4個大型單元，方形載體卻能提高到約12個，成本與週期時間都有改善空間。
不過，方形製程的轉換成本極高。既有設備、治具、化學材料塗布與製程設計，大多建立在圓形晶圓之上，一旦改為方形，需要大量設備與流程重做。所以，CoPoS的經濟效益只有在晶片封裝尺寸「真的大到一定程度」時才會顯現。如果晶片沒有繼續快速變大，切換新製程的急迫性自然會下降。
真正讓「越大越好」邏輯踩煞車的，是伺服器本身的物理空間限制。程正樺以NVIDIA（輝達）平台為例說明：
你看，當單顆晶片膨脹到8個reticle，可能只剩2顆能塞進同樣的運算托盤。結果就出現一個反直覺的問題：5.5個reticle乘以4顆，和8個reticle乘以2顆相比，整個運算托盤得到的總體算力，未必有巨大差距。反而晶片越大，製造難度、良率以及warpage翹曲問題都更加棘手。這也難怪，當現有的CoWoS足以應付約5.5個reticle的封裝規模時，客戶自然沒有必要為了「更大」而立刻轉向成本更高的CoPoS。
騰旭投資投資長程正樺分析：「CoPoS延後未必代表台積電技術碰壁，更可能是客戶產品規格與經濟效益重新計算後的結果。」這句話一針見血地指出，技術發展從來不是單純的性能競賽，更是成本、效率與市場需求的綜合考量。
可帶走的知識點：伺服器物理空間限制與製造良率挑戰，讓AI晶片尺寸的無限擴張不再是唯一解方。
影響評估：從「往旁邊蓋」到「往上面堆」的典範轉移
AI算力當然不可能停在原地。既然封裝平面不能無限制擴張，那該怎麼辦？答案是：從2D走向3D。程正樺形容，過去對晶片的思維像是不斷把房子「往旁邊蓋」，但下一步，可能要改成「往上蓋」。
這意味著，如果固定同樣的封裝尺寸，在GPU上方再堆疊另一顆GPU，就能透過垂直整合增加運算密度。台積電的SoIC（系統整合晶片）技術，正是這種3D系統整合的重要方向之一。在同樣的佔用面積下，透過3D堆疊放入更多運算元件，理論上就有機會大幅增加算力。
這場典範轉移的重要性，恐怕會讓市場重新評估投資方向。程正樺表示，目前看來，3D方向的發展速度可能比單純把大型封裝繼續放大更快。這也告訴我們，如果只盯著「CoWoS之後一定就是CoPoS」，可能把AI封裝的進化想得太線性了。
可帶走的知識點：AI晶片封裝的未來，將從平面擴張（2D）轉向垂直整合（3D），SoIC等技術將扮演關鍵角色。
趨勢預測：AI晶片下一戰，比的不是「最大」而是「最高」
真正的競爭已經從平面面積大小，升級到如何在固定的伺服器空間中塞入最多算力。CoPoS並沒有消失，它仍是未來超大型晶片封裝的潛力選項，但SoIC與3D堆疊技術，可能提前搶走了聚光燈。這場「往上蓋」的戰爭，不只考驗著晶片設計的巧思，更挑戰著先進封裝技術的極限。
這場變革對台積電來說，既是挑戰也是機會。身為先進封裝的領頭羊，台積電必須持續保持技術彈性，並與客戶緊密合作，才能在不斷變化的需求中找到最佳解方。AI晶片的下一戰，比的已經不只是「誰做得最大」，而是「誰堆得最高、還能穩定量產」。這將是一場結合了物理、材料、電路設計與製造工藝的綜合性賽局。
從產業面來看，這次CoPoS的延後，其實是AI晶片發展進入深水區的訊號。它提醒我們，技術迭代並非一條直線，而是充滿了複雜的權衡與策略轉向。盲目追求「大」可能會在市場競爭中付出巨大代價。未來，誰能更精準地理解終端應用場景的限制，並將有限的物理空間發揮到極致，誰就能在AI算力軍備競賽中佔據主導地位。這不僅是對台積電先進封裝技術的考驗，更是對整個AI生態系創新應變能力的挑戰。
面對AI晶片從「往旁邊蓋」到「往上蓋」的典範轉移，我們身為觀察者、投資人，甚至僅僅是科技產品的使用者，都該重新思考：當我們習慣的線性發展邏輯被打破，該如何解讀這些看似矛盾的產業訊號？又該如何從中找出真正的價值與趨勢？這場「堆疊」的戰爭才剛開始，而其結果，將深刻影響我們所知的AI未來。
本文改寫整理自公開新聞來源，原始報導由Yahoo奇摩新聞發布。
常見問題 FAQ
台積電CoPoS技術為何會延後？
CoPoS延後主要原因並非技術瓶頸，而是客戶在重新評估AI晶片封裝的經濟效益與伺服器物理空間限制。當前大型AI晶片在伺服器空間內，即使尺寸持續擴大，總體算力提升卻可能不明顯，反而增加製造成本與難度，使得切換到新製程的急迫性降低。
CoWoS為何近期反而出現追加需求？
由於CoPoS時程延後，且目前大型AI晶片約5.5個reticle的封裝規模，CoWoS仍足以支撐需求並具備較好的經濟效益。在客戶產品規格與成本效益重新計算後，CoWoS成為現階段更具彈性的選擇。
AI晶片封裝的未來趨勢是什麼？
AI晶片封裝的未來趨勢是從2D平面擴張轉向3D垂直堆疊。由於伺服器物理空間有限，透過像台積電SoIC這類的3D系統整合技術，可以在相同佔用面積下堆疊更多運算元件，大幅增加算力，成為下一代AI晶片競爭的關鍵。
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